可控硅整流器及其制备方法pdf

来源：大鱼游戏官网    发布时间：2025-12-25 08:10:54

  本发明提供一种可控硅整流器及其制备方法。其中，可控硅整流器的第一阱区和第二阱区中分别加设了第一低阻区和第二低阻区。因第一低阻区和第二低阻区的阻值较低，故第一阱区和第二阱区的整体电阻均下降，从而使得器件的导通电压降低，提高可控硅整流器的泄放电流的能力。并且，第一低阻区设置于第一掺杂区的下方，第二低阻区设置于第四掺杂区的下方。所以，第一低阻区不影响由第二掺杂区、第一阱区和第二阱区所形成的晶体管的导通；第二低阻区不影响由第一阱区、第二阱区和第三掺杂区所形成的晶体管的导通。因此，本发明提供的可控硅整流器

  (19)国家知识产权局 (12)发明专利申请 (10)申请公布号 CN 116264224 A (43)申请公布日 2023.06.16 (21)申请号 8.9 (22)申请日 2021.12.15 (71)申请人 无锡华润上华科技有限公司 地址 214028 江苏省无锡市国家高新技术 产业开发区新洲路8号 (72)发明人 何乃龙石永昱姚玉恒 (74)专利代理机构 上海思微知识产权代理事务 所(普通合伙) 31237 专利代理师 田婷 (51)Int.Cl. H01L 27/02 (2006.01) H01L 29/87 (2006.01) H01L 21/329 (2006.01) 权利要求书2页 说明书10页 附图7页 (54)发明名称 可控硅整流器及其制备方法 (57)摘要 本发明提供一种可控硅整流器及其制备方 法。其中，可控硅整流器的第一阱区和第二阱区 中分别加设了第一低阻区和第二低阻区。因第一 低阻区和第二低阻区的阻值较低，故第一阱区和 第二阱区的整体电阻均下降，从而使得器件的导 通电压降低，提高可控硅整流器的泄放电流的能 力。并且，第一低阻区设置于第一掺杂区的下方， 第二低阻区设置于第四掺杂区的下方。所以 ，第 一低阻区不影响由第二掺杂区、第一阱区和第二 阱区所形成的晶体管的导通；第二低阻区不影响 由第一阱区、第二阱区和第三掺杂区所形成的晶 体管的导通。因此，本发明提供的可控硅整流器 A 及其制备方法可以在一定程度上完成在降低可控硅整流器的 4 导通电压的同时不影响可控硅整流器的响应速 2 2 4 度。 6 2 6 1 1 N C CN 116264224 A 权利要求书 1/2页 1.一种可控硅整流器，其特征是，包括： 基底结构； 第一阱区，位于所述基底结构中，所述第一阱区包括第一掺杂区和第二掺杂区； 第二阱区，位于所述基底结构中，所述第二阱区包括第三掺杂区和第四掺杂区； 第一低阻区，位于所述第一阱区中，所述第一低阻区设置于所述第一掺杂区的下方； 第二低阻区，位于所述第二阱区中，所述第二低阻区设置于所述第四掺杂区的下方； 隔离结构，位于所述基底结构表面上，所述隔离结构中设有若干个导电互连结构。 2.依据权利要求1所述的可控硅整流器，其特征是，所述第一低阻区的电阻率小于所 述第一阱区的电阻率，且所述第二低阻区的电阻率小于所述第二阱区的电阻率。 3.依据权利要求1所述的可控硅整流器，其特征是，所述第一低阻区和所述第一阱区 具有第一导电类型；所述第二低阻区和所述第二阱区具有第二导电类型。 4.依据权利要求1或3所述的可控硅整流器，其特征是，所述第一低阻区和所述第二 17 ‑3 18 ‑3 低阻区中的离子掺杂浓度范围为：1*10 cm ～1*10 cm ；和\或， 16 ‑3 17 ‑3 所述第一阱区和所述第二阱区中的离子掺杂浓度范围为：1*10 cm ～1*10 cm 。 5.依据权利要求1所述的可控硅整流器，其特征是，所述可控硅整流器还包括第五掺 杂区；其中，所述第一阱区和所述第二阱区相邻接，且均从所述基底结构表面向下延伸，所 述第五掺杂区设置于所述第一阱区和所述第二阱区交界处。 6.依据权利要求5所述的可控硅整流器，其特征是，所述第一掺杂区和所述第三掺杂 区具有第一导电类型；所述第二掺杂区、所述第四掺杂区和所述第五掺杂区具有第二导电 类型； 其中，所述第一掺杂区、所述第二掺杂区、所述第三掺杂区、所述第四掺杂区和所述第 19 ‑3 五掺杂区中的离子掺杂浓度大于或等于1*10 cm 。 7.依据权利要求1所述的可控硅整流器，其特征是，所述若干个导电互连结构包括： 多条金属线和多个金属互连层； 所述隔离结构包括层叠于所述基底结构表面的至少两层介质层；其中，每一层所述介 质层中均贯穿有多条所述金属线，多个所述金属互连层间隔设置于相邻的两个所述介质层 交界处，且分别与相邻的两个所述介质层中的多条所述金属线所述的可控硅整流器，其特征是，所述可控硅整流器还包括： 第一导电层，位于所述隔离结构上，所述第一导电层经所述导电互连结构与所述第一 掺杂区和所述第二掺杂区电连接； 第二导电层，位于所述隔离结构上且与所述第一导电层相间隔，所述第二导电层经所 述导电互连结构与所述第三掺杂区和所述第四掺杂区电连接。 9.依据权利要求1所述的可控硅整流器，其特征是，所述基底结构包括衬底以及位于 所述衬底表面的外延层；其中，所述外延层中的离子掺杂浓度小于所述衬底中的离子掺杂 浓度。 10.一种可控硅整流器的制备方法，其特征是，包括： 提供一基底结构； 在所述基底结构中形成第一低阻区、第二低阻区、第一阱区和第二阱区；其中，所述第 一低阻区位于所述第一阱区中，所述第二低阻区位于所述第二阱区中； 2 2 CN 116264224 A 权利要求书 2/2页 在所述第一阱区中形成第一掺杂区和第二掺杂区，以及在所述第二阱区中形成第三掺 杂区和第四掺杂区；其中，所述第一低阻区位于所述第一掺杂区的下方，所述第二低阻区位 于所述第四掺杂区的下方； 在所述基底结构表明产生隔离结构，以及在所述隔离结构中形成若干个导电互连结 构。 11.依据权利要求10所述的可控硅整流器的制备方法，其特征是，所述提供一基底结 构；在所述基底结构中形成第一低阻区、第二低阻区、第一阱区和第二阱区，包括： 提供一衬底； 在所述衬底表明产生第一外延层； 在所述第一外延层中形成第一低阻区、第二低阻区、第一阱区和第二阱区。 12.根据权利要求10所述的可控硅整流器的制备方法，其特征是，所述提供一基底结 构；在所述基底结构中形成第一低阻区、第二低阻区、第一阱区和第二阱区，包括： 提供一衬底； 在所述衬底表明产生第一外延层； 在所述第一外延层中形成第一低阻区和第二低阻区； 在所述第一外延层表明产生第二外延层； 在所述第一外延层和所述第二外延层中形成第一阱区和第二阱区。 13.根据权利要求10所述的可控硅整流器的制备方法，其特征是，在形成所述隔离结 构和所述导电互连结构之前，在所述第一阱区和所述第二阱区交界处形成第五掺杂区。 3 3 CN 116264224 A 说明书 1/10页 可控硅整流器及其制备方法 技术领域 [0001] 本发明涉及半导体器件制造技术领域，特别涉及一种可控硅整流器及其制备方 法。 背景技术 [0002] 可控硅整流器(Silicon Controlled Rectifier，SCR)在功率器件中大范围的应用，由 于它可以在高阻态和低阻态之间切换，因此能被用作电源开关，同时也是一种常用于静 电放电(Electro‑Static Discharge，ESD)防护的器件，具有极好地释放静电的能力。与二 极管、三极管以及场效应晶体管相比，自身的正反馈机制使得可控硅器件具有电流泄放能 力强、单位面积泄放效率高、导通电阻小、鲁棒性强、防护级别高等优点，能够在半导体平面 工艺上，以较小的芯片面积达成较高的静电防护等级。 [0003] 因而，SCR常适用于高速端口的静电防护。目前高速端口USB3.x、HDMI2.x以及雷电 4.0等，传输速率已在5GHz以上，在速率提升的同时、端口耐压却在下降。采用SCR的防护器 件可以越来越好的满足ESD和信号完整性的要求，但SCR的器件性能仍有待逐步加强。SCR的一 个关键参数是导通电压Vc，测试条件是传输线脉冲信号测试、读取电流16A下的电压。为了 兼顾响应速度要求，SCR中的N阱区和P阱区的电容要尽可能的低，则要求N阱区和P阱区的掺 杂浓度不能太高。然而降低N阱区和P阱区的掺杂浓度却又导致SCR导通后的N阱区和P阱区 电阻偏大，使得器件的导通电压Vc偏高，降低了SCR的泄放电流的能力，难以满足高速端口 的静电防护需求。显然提升SCR的响应速度与降低SCR的导通电压Vc是矛盾的，两者难以同 时达到。 发明内容 [0004] 本发明的目的是提供一种可控硅整流器及其制备方法，以解决如何在降低可控 硅整流器的导通电压的同时不影响可控硅整流器的响应速度。 [0005] 为解决上述技术问题，本发明提供一种可控硅整流器，包括： [0006] 基底结构； [0007] 第一阱区，位于所述基底结构中，所述第一阱区包括第一掺杂区和第二掺杂区； [0008] 第二阱区，位于所述基底结构中，所述第二阱区包括第三掺杂区和第四掺杂区； [0009] 第一低阻区，位于所述第一阱区中，所述第一低阻区设置于所述第一掺杂区的下 方； [0010] 第二低阻区，位于所述第二阱区中，所述第二低阻区设置于所述第四掺杂区的下 方； [0011] 隔离结构，位于所述基底结构表面上，所述隔离结构中设有若干个导电互连结构。 [0012] 可选的，在所述的可控硅整流器中，所述第一低阻区的电阻率小于所述第一阱区 的电阻率，且所述第二低阻区的电阻率小于所述第二阱区的电阻率。 [0013] 可选的，在所述的可控硅整流器中，所述第一低阻区和所述第一阱区具有第一导 4 4 CN 116264224 A 说明书 2/10页 电类型；所述第二低阻区和所述第二阱区具有第二导电类型。 [0014] 可选的，在所述的可控硅整流器中，所述第一低阻区和所述第二低阻区中的离子 17 ‑3 18 ‑3 掺杂浓度范围为：1*10 cm ～1*10 cm ；和\或，所述第一阱区和所述第二阱区中的离子掺 16 ‑3 17 ‑3 杂浓度范围为：1*10 cm ～1*10 cm 。 [0015] 可选的，在所述的可控硅整流器中，所述可控硅整流器还包括第五掺杂区；其中， 所述第一阱区和所述第二阱区相邻接，且均从所述基底结构表面向下延伸，所述第五掺杂 区设置于所述第一阱区和所述第二阱区交界处。 [0016] 可选的，在所述的可控硅整流器中，所述第一掺杂区和所述第三掺杂区具有第一 导电类型；所述第二掺杂区、所述第四掺杂区和所述第五掺杂区具有第二导电类型； [0017] 其中，所述第一掺杂区、所述第二掺杂区、所述第三掺杂区、所述第四掺杂区和所 19 ‑3 述第五掺杂区中的离子掺杂浓度大于或等于1*10 cm 。 [0018] 可选的，在所述的可控硅整流器中，所述若干个导电互连结构包括：多条金属线和 多个金属互连层； [0019] 所述隔离结构包括层叠于所述基底结构表面的至少两层介质层；其中，每一层所 述介质层中均贯穿有多条所述金属线，多个所述金属互连层间隔设置于相邻的两个所述介 质层交界处，且分别与相邻的两个所述介质层中的多条所述金属线] 可选的，在所述的可控硅整流器中，所述可控硅整流器还包括： [0021] 第一导电层，位于所述隔离结构上，所述第一导电层经所述导电互连结构与所述 第一掺杂区和所述第二掺杂区电连接； [0022] 第二导电层，位于所述隔离结构上且与所述第一导电层相间隔，所述第二导电层 经所述导电互连结构与所述第三掺杂区和所述第四掺杂区电连接。 [0023] 可选的，在所述的可控硅整流器中，所述基底结构包括衬底以及位于所述衬底表 面的外延层；其中，所述外延层中的离子掺杂浓度小于所述衬底中的离子掺杂浓度。 [0024] 基于同一发明构思，本发明还提供一种可控硅整流器的制备方法，包括： [0025] 提供一基底结构； [0026] 在所述基底结构中形成第一低阻区、第二低阻区、第一阱区和第二阱区；其中，所 述第一低阻区位于所述第一阱区中，所述第二低阻区位于所述第二阱区中； [0027] 在所述第一阱区中形成第一掺杂区和第二掺杂区，以及在所述第二阱区中形成第 三掺杂区和第四掺杂区；其中，所述第一低阻区位于所述第一掺杂区的下方，所述第二低阻 区位于所述第四掺杂区的下方； [0028] 在所述基底结构表明产生隔离结构，以及在所述隔离结构中形成若干个导电互连 结构。 [0029] 可选的，在所述的可控硅整流器的制备方法中，所述提供一基底结构；在所述基底 结构中形成第一低阻区、第二低阻区、第一阱区和第二阱区，包括： [0030] 提供一衬底； [0031] 在所述衬底表明产生第一外延层。 [0032] 在所述第一外延层中形成第一低阻区、第二低阻区、第一阱区和第二阱区。 [0033] 可选的，在所述的可控硅整流器的制备方法中，所述提供一基底结构；在所述基底 结构中形成第一低阻区、第二低阻区、第一阱区和第二阱区，包括： 5 5 CN 116264224 A 说明书 3/10页 [0034] 提供一衬底； [0035] 在所述衬底表明产生第一外延层； [0036] 在所述第一外延层中形成第一低阻区和第二低阻区； [0037] 在所述第一外延层表明产生第二外延层； [0038] 在所述第一外延层和所述第二外延层中形成第一阱区和第二阱区。 [0039] 可选的，在所述的可控硅整流器的制备方法中，在形成所述隔离结构和所述导电 互连结构之前，在所述第一阱区和所述第二阱区交界处形成第五掺杂区。 [0040] 综上所述，本发明提供一种可控硅整流器及其制备方法。其中，所述可控硅整流器 的所述第一阱区和所述第二阱区中分别加设了所述第一低阻区和所述第二低阻区。因所述 第一低阻区和所述第二低阻区的阻值较低，故所述第一阱区和所述第二阱区的整体电阻均 下降，从而使得器件的导通电压降低，提高可控硅整流器的泄放电流的能力。并且，所述第 一低阻区设置于所述第一掺杂区的下方，所述第二低阻区设置于所述第四掺杂区的下方。 所以，所述第一低阻区不影响由所述第二掺杂区、所述第一阱区和所述第二阱区所形成的 晶体管的导通；所述第二低阻区不影响由所述第一阱区、所述第二阱区和所述第三掺杂区 所形成的晶体管的导通。因此，本发明提供的所述可控硅整流器及其制备方法可以在一定程度上完成在 降低可控硅整流器的导通电压的同时不影响可控硅整流器的响应速度。 附图说明 [0041] 图1‑15是一实施例中可控硅整流器的制备方法中各步骤中的半导体结构示意图； [0042] 其中，附图标记为： [0043] 100‑衬底；101‑外延层；101a‑第一外延层；101b‑第二外延层；102‑第一掩模层； 103‑第一低阻区；104‑第二掩模层；105‑第二低阻区；106‑第三掩模层；107‑第一阱区；108‑ 第四掩模层；109‑第二阱区；110‑第五掩模层；111‑第一掺杂区；112‑第三掩模层；113‑第六 掩模层；114‑第二掺杂区；115‑第四掺杂区；116‑第五掺杂区；117‑第一介质层；118‑金属 线‑第二导电层。 具体实施方式 [0044] 为使本发明的目的、优点和特征更加清楚，以下结合附图和具体实施例对本发明 作进一步详细说明。需说明的是，附图均采用非常简化的形式且未按比例绘制，仅用以方 便、明晰地辅助说明本发明实施例的目的。此外，附图所展示的结构往往是实际结构的一部 分。特别的，各附图需要展示的侧重点不同，有时会采用不一样的比例。还应当理解的是，除非 特别说明或者指出，否则说明书里面的术语“第一”、“第二”、“第三”等描述仅仅用于区分说明 书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者 顺序关系等。 [0045] 为解决上述技术问题，本实施例提供一种可控硅整流器，请参阅图15包括： [0046] 基底结构； [0047] 第一阱区107，位于所述基底结构中，所述第一阱区107包括第一掺杂区111和第二 掺杂区114； [0048] 第二阱区109，位于所述基底结构中，所述第二阱区109包括第三掺杂区112和第四 6 6 CN 116264224 A 说明书 4/10页 掺杂区115； [0049] 第一低阻区103，位于所述第一阱区107中，所述第一低阻区103设置于所述第一掺 杂区111的下方； [0050] 第二低阻区105，位于所述第二阱区109中，所述第二低阻区105设置于所述第四掺 杂区115的下方； [0051] 隔离结构(117、120)，位于所述基底结构表面上，所述隔离结构(117、120)中设有 若干个导电互连结构(118、119)。 [0052] 第一阱区107、第一掺杂区111、第三掺杂区112和第一低阻区103均具有第一导电 类型。第二阱区109、第二掺杂区114、第四掺杂区115和第二低阻区105均具有第二导电类 型。在本申请的一个实施例中，第一导电类型是N型，第二导电类型是P型；在其他实施例中， 也可以第一导电类型是P型，第二导电类型是N型。 [0053] 可见，本实施例在可控硅整流器的所述第一阱区107和所述第二阱区108中分别加 设了所述第一低阻区103和所述第二低阻区105。因所述第一低阻区103和所述第二低阻区 105的阻值较低，故所述第一阱区107和所述第二阱区108的整体电阻均下降，从而使得器件 的导通电压降低，提高可控硅整流器的泄放电流的能力。并且，所述第一低阻区103设置于 所述第一掺杂区111的下方，所述第二低阻区105设置于所述第四掺杂区115的下方。所以， 所述第一低阻区103不影响由所述第二掺杂区114、所述第一阱区107和所述第二阱区109所 形成的晶体管的导通；所述第二低阻区105不影响由所述第一阱区107、所述第二阱区109和 所述第三掺杂区112所形成的晶体管的导通。因此，本实施例提供的所述可控硅整流器能够 实现在降低可控硅整流器的导通电压的同时不影响可控硅整流器的响应速度。 [0054] 在本申请的一个实施例中，第一导电层121，位于所述隔离结构120上，所述第一导 电层121经所述导电互连结构(118、119)与所述第一掺杂区111和所述第二掺杂区114电连 接； [0055] 在本申请的一个实施例中，第二导电层122，位于所述隔离结构120上且与所述第 一导电层121相间隔，所述第二导电层122经所述导电互连结构(118、119)与所述第三掺杂 区111和所述第四掺杂区114电连接。 [0056] 以下结合所述可控硅整流器的制备过程和附图1‑15，具体介绍所述可控硅整流 器，在本实施例中，第一导电类型是N型，第二导电类型是P型；在其他实施例中，也可以第一 导电类型是P型，第二导电类型是N型。 [0057] 步骤一：请参阅图1、3和6，提供一基底结构。 [0058] 所述基底结构包括衬底100，所述衬底100可选为绝缘体上硅(silicon‑on‑ insulator，SOI)基底、体硅(bulk  silicon)基底、锗基底、锗硅基底、磷化铟(InP)基底、砷 化镓(GaAs)基底或者绝缘体上锗基底等。则所述衬底100可以作为后续器件制备的操作平 台。但为了提高器件性能，所述基底结构还可以包括外延层101。所述衬底100和所述外延层 101均具有第二导电类型。 [0059] 在本申请的一个实施例中，采用化学气相沉积工艺在所述衬底100表面生长所述 外延层101。以及，通过离子掺杂工艺，向所述外延层101和所述衬底100中掺杂P型离子，以 使所述衬底100和外延层101均具有第二导电类型。其中，所述外延层101中的离子掺杂浓度 小于所述衬底100中的离子掺杂浓度，有利于形成低掺杂的第一低阻区和第二低阻区，降低 7 7 CN 116264224 A 说明书 5/10页 PN结电容。 [0060] 在本申请的一个实施例中，所述外延层101可以经一次制备形成一层膜层。如图1 所示，在所述衬底100的表面仅经一次制备形成所述第一外延层101a，并以所述第一外延层 101a作为所述基底结构中的外延层101。在本申请的其他实施例中，所述外延层101也可以 经两次制备形成两层膜层。如图3和6所示，先在所述衬底100的表面形成所述第一外延层 101a，后续再形成的第二外延层101b。以所述第一外延层101a和所述第二外延层101b共同 作为所述基底结构中的外延层101。分为两次制备外延膜层，可以更好地控制所述第一低阻 区和所述第二低阻区的掺杂浓度，降低PN结电容。 [0061] 步骤二：请参阅图2和4‑8，在所述基底结构中形成第一低阻区103、第二低阻区 105、第一阱区107和第二阱区109；其中，所述第一低阻区103位于所述第一阱区107中，所述 第二低阻区105位于所述第二阱区109中。 [0062] 在本申请的一个实施例中，所述基底结构中仅形成一层外延膜层。如图2所示，所 述衬底100上形成有所述外延层101。采用离子掺杂工艺，在所述外延层101中形成所述第一 低阻区103、所述第二低阻区105、所述第一阱区107和所述第二阱区109。其中，本实施例不 限制形成所述第一低阻区103、所述第二低阻区105、所述第一阱区107和所述第二阱区109 的顺序，可以先形成所述第一低阻区103和所述第二低阻区105，再形成所述第一阱区107和 所述第二阱区109。或者，可以先形成所述第一阱区107和所述第二阱区109，再形成所述第 一低阻区103和所述第二低阻区105。在本实施例中，所述第一阱区107和所述第一低阻区 103均具有第一导电类型，即在所述第一阱区107和所述第一低阻区103中掺杂N型离子。所 述第二阱区109和所述第二低阻区105均具有第二导电类型，即在所述第二阱区109和所述 第二低阻区105中掺杂P型离子。 [0063] 在本申请的其他实施例中，所述基底结构设置两层外延膜层，则如图4‑8所示，在 所述第一外延层101a和所述第二外延层101b共同构成的所述外延层101中形成所述第一低 阻区103、所述第二低阻区105、所述第一阱区107和所述第二阱区109。其中，形成所述第一 低阻区103和所述第二低阻区105的工艺相仿，且可以不设定形成顺序，可以先形成所述第 一低阻区103，也可以先形成第二低阻区105。对此，本实施例以先形成第一低阻区103为例。 [0064] 在本申请的一个实施例中，如图4所示，在所述第一外延层101a表面形成第一掩模 层102。所述第一掩模层102暴露出部分所述第一外延层101a的表面，并以所述第一掩模层 102为阻挡，执行离子掺杂工艺，以在所述第一外延层101a中形成第一低阻区103。在本实施 例中所述第一低阻区103具有第一导电类型，则掺杂的离子种类为N型离子，例如为磷离子、 17 ‑3 18 ‑3 锑离子或砷离子。所述第一低阻区103中的离子掺杂浓度范围为：1*10 cm ～1*10 cm ，可 17 ‑3 18 ‑3 选的为1*10 cm 或者1*10 cm 。 [0065] 然后，如图5所示，去除所述第一掩模层102，在所述第一外延层101a的表面形成第 二掩模层104。所述第二掩模层104暴露出部分所述第一外延层101a的表面，并以所述第二 掩模层104为阻挡，执行离子注入工艺，以在所述第一外延层101a中形成第二低阻区105。在 本实施例中所述第二低阻区105具有第二导电类型，则掺杂的离子种类为P型离子，例如为 硼离子、镓离子或铟离子。所述第二低阻区105中的离子掺杂浓度与所述第一低阻区103中 17 ‑3 18 ‑3 17 ‑3 18 的离子掺杂浓度相同，其范围为：1*10 cm ～1*10 cm ，可选的为1*10 cm 或者1*10 cm ‑3。因在执行离子注入的过程中，所述第一低阻区103和所述第二低阻区105的顶表面没有阻 8 8 CN 116264224 A 说明书 6/10页 挡的所述外延层，则相较于图2所示的结构，更容易控制所述第一低阻区103和所述第二低 阻区的浓度和掺杂范围。 [0066] 随之，如图6所示，去除所述第一外延层101a表面的第二掩模层104，采用化学气相 沉积工艺在所述第一外延层101a表面生长第二外延层101b。则所述第一外延层101a和所述 第二外延层101b构成所述可控硅整流器中的外延层101。 [0067] 同样，因形成所述第一阱区107和所述第二阱区109的工艺相仿，故本实施例对制 备所述第一阱区107和所述第二阱区109的顺序不做限定。对此，本实施例以先制备第一阱 区107为例。如图7所示，在所述外延层101的表面形成第三掩模层106，所述第三掩模层106 暴露出部分所述外延层101的表面，并以所述第三掩模层106为阻挡，执行离子注入工艺，以 在所述外延层101中形成第一阱区107。其中，所述第一阱区107涵盖所述第一低阻区103，即 所述第一低阻区103位于所述第一阱区107中。 [0068] 然后，去除所述第三掩模层106，如图8所示，在所述外延层101的表面形成第四掩 模层108，所述第四掩模层108遮蔽所述第一阱区107，并暴露出部分所述外延层101的表面。 继而，以所述第四掩模层108为阻挡，执行离子注入工艺，以在所述外延层101中形成第二阱 区109。其中，所述第二阱区109涵盖所述第二低阻区105，即所述第二低阻区105位于所述第 二阱区109中。 [0069] 在本申请的一个实施例中，所述第一阱区107和所述第二阱区104相邻接，且均从 所述外延层101表面向下延伸一设定厚度。 [0070] 在本申请的一个实施例中，所述第一阱区107具有第一导电类型，即所述第一阱区 107中掺杂有N型离子，所述第二阱区109具有第二导电类型，即所述第二阱区109中中掺杂 有P型离子。并且，所述第一阱区107和所述第二阱区104中的离子掺杂浓度范围为：1* 16 ‑3 17 ‑3 16 ‑3 17 ‑3 10 cm ～1*10 cm ，可选的为1*10 cm 或1*10 cm 。 [0071] 在本申请的一个实施例中，为了降低导通后所述第一阱区107的阻值，所述第一低 阻区103的电阻率小于第一阱区107。即，所述第一低阻区103的离子掺杂浓度大于所述第一 阱区107。同样，为了降低导通后所述第二阱区109的阻值，所述第二低阻区105的电阻率小 于第二阱区109。即，所述第二低阻区105的离子掺杂浓度大于所述第二阱区109。 [0072] 可见，本申请是在阱区(第一阱区107和第二阱区109)内部置入掩埋层(第一低阻 区103和第二低阻区105)，与在阱区底部设置掩埋层相比，因所述第一阱区107和所述第二 阱区109的离子掺杂浓度比对应的所述第一低阻区103和所述第二低阻区105中的离子掺杂 浓度高，故本申请的设置方式可规避底部结电容增加过多，避免整个器件的电容增加过大 而导致导通响应速度降低。 [0073] 步骤三：请参阅如9‑10，在所述第一阱区107中形成第一掺杂区111和第二掺杂区 114，以及在所述第二阱区109中形成第三掺杂区112和第四掺杂区115；其中，所述第一低阻 区103位于所述第一掺杂区111的下方，所述第二低阻区105位于所述第四掺杂区115的下 方。 [0074] 为形成所述可控硅整流器中的基本器件，需要完成NPN晶体管和PNP晶体管的制 备。在本申请的一个实施例中，所述第一掺杂区111和所述第三掺杂区112均掺杂有N型离 子，所述第二掺杂区114和所述第四掺杂区115均掺杂有P型离子。则所述第二掺杂区114、所 述第一阱区107和所述第二阱区109构成PNP晶体管；所述第一阱区107、所述第二阱区109和 9 9 CN 116264224 A 说明书 7/10页 所述第三掺杂区112构成NPN晶体管。所述第一掺杂区111和所述第四掺杂区115作为引出接 口。 [0075] 进一步的，本实施例不限定所述第一掺杂区111和所述第二掺杂区114在所述第一 阱区107中的位置，同样也不限定所述第三掺杂区112和所述第四掺杂区115在所述第二阱 区109中的位置。并且，因所述第一掺杂区111和所述第三掺杂区112均具有第一导电类型， 即掺杂的离子种类均为N型离子，所述第二掺杂区114和所述第四掺杂区115均具有第二导 电类型，即掺杂的离子种类均为P型离子。所以，可将所述第一掺杂区111和所述第三掺杂区 112同步骤形成，以及将所述第二掺杂区114和所述第四掺杂区115同步骤形成。本实施例不 限定形成顺序，以下采用先形成所述第一掺杂区111和所述第三掺杂区112的顺序进行介 绍： [0076] 如图9所示，去除所述第四掩模层108，在所述外延层101的表面形成第五掩模层 110。所述第五掩模层110起到离子注入阻挡层的作用，则所述第五掩模层110覆盖部分所述 外延层101的表面，并暴露出部分所述第一阱区107和部分所述第二阱区109。其中，所述第 五掩模层110暴露出的所述第一阱区107的位置与形成第一低阻区103时，所述第一掩模层 102所暴露出的所述外延层101的垂向上的位置相同。但是，所述第五掩模层110暴露出的所 述第二阱区109的位置与形成第二低阻区105时，所述第二掩模层104所暴露出的所述外延 层101的垂向上的位置不相同，也没有重叠区域。 [0077] 因而，在采用离子掺杂工艺后，形成的所述第一掺杂区111位于所述第一低阻区 103的上方区域，且与垂直于所述第一低阻区103的部分上方区域相重叠；形成的所述第三 掺杂区112位于所述第二低阻区105的上方区域，且与垂直于所述二低阻区105的上方区域 没有重叠。换言之，所述第一低阻区103位于所述第一掺杂区107的下方，所述第二低阻区 105远离所述第三掺杂区112的下方。在本申请的一个实施例中，因在PNP晶体管中，所述第 二掺杂区114为PNP晶体管的发射区，第一阱区107为PNP晶体管的基区，在导通时需要第二 掺杂区114和第一阱区107击穿，如果所述第一低阻区103设置在所述第二掺杂区114的垂直 下方，则会造成PNP晶体管的导通困难，造成可控硅整流器导通困难。同理，如果所述第二低 阻区105位于所述第三掺杂区112的垂直下方，也会造成NPN晶体管的导通困难，同样会导致 可控硅整流器导通困难。 [0078] 请参阅图10，在形成所述第一掺杂区111和所述第三掺杂区112之后，去除所述第 五掩模层110，再形成第六掩模层113。所述第六掩模层113暴露部分所述第一阱区107和部 分所述第二阱区109。 [0079] 在本申请的一个实施例中，为降低第一阱区107和第二阱区109之间的击穿电压， 使得器件的导通电压下降，在所述第一阱区107和第二阱区109的交界处还设置有第五掺杂 区116。所述第五掺杂区116具有第二导电类型，即所述第五掺杂区116中掺杂有P型离子。因 此，所述第二掺杂区114、所述第四掺杂区115和所述第五掺杂区116可通过所述第六掩模层 113作为阻挡层，执行离子掺杂工艺，同步形成。 [0080] 其中，所述第二掺杂区114位于所述第一阱区107中，且所述第一低阻区103远离所 述第二掺杂区114的下方。所述第四掺杂区115位于所述第二阱区109中，且所述第二低阻区 105位于所述第四掺杂区115的下方。所述第五掺杂区116位于所述第一阱区区107和第二阱 区区109的交界处。 10 10 CN 116264224 A 说明书 8/10页 [0081] 因此，在形成所述第一掺杂区111、所述第二掺杂区114、所述第三掺杂区112、所述 第四掺杂区115和所述第五掺杂区116后，所述第一低阻区103设置于所述第一掺杂区111的 下方，并远离所述第二掺杂区114的下方；所述第二低阻区105设置于所述第四掺杂区115的 下方，并远离所述第三掺杂区112的下方。所以，在本申请的一个实施例中，所述第一低阻区 103不影响由所述第二掺杂区114、所述第一阱区107和所述第二阱区109所形成的PNP晶体 管的导通，所述第二低阻区105也不影响由第一阱区107、所述第二阱区109和所述第三掺杂 区112所形成的NPN晶体管的导通。 [0082] 在本申请的一个实施例中，所述第一掺杂区111、所述第二掺杂区114、所述第三掺 杂区112、第四掺杂区115和所述第五掺杂区116均为重掺杂，其中的离子掺杂浓度大于或等 19 ‑3 于1*10 cm 。 [0083] 步骤四：请参阅图11‑15，在所述外延层101表面形成隔离结构，以及在所述隔离结 构中形成导电互连结构。 [0084] 其中，为了将所述第一掺杂区111、所述第二掺杂区114、所述第三掺杂区112和所 述第四掺杂区115引出，需要在所述外延层101表面形成隔离结构和导电互连结构。所述隔 离结构用于实现电隔离，一般由绝缘材质形成，则根据器件需要，所述隔离结构包括至少两 层介质层(117、120)，具体的层数本实施例不做限定，可以为两层、三层或者四层等。本实施 例以两层所述介质层(117、120)为例，分别即为第一介质层117和第二介质层120。并且，所 述导电互连结构包括多条金属线，用于实现电引出。 [0085] 请参阅图11‑12，去除所述第六掩模层113后，在所述外延层101的表面形成第一介 质层117。并通过干法或湿法刻蚀，形成多个第一金属接触孔T1，多个所述第一金属接触孔 T1贯穿所述第一介质层117。图12中设置了4个第一金属接触孔T1，本实施例对第一金属接 触孔T1的数量不做限定。若所述第一掺杂区111、所述第二掺杂区114、所述第三掺杂区112 和所述第四掺杂区115沿所述外延层101的顶表面向下延伸时，多个所述第一金属接触孔T1 分别暴露出部分所述第一掺杂区111、所述第二掺杂区114、所述第三掺杂区112和所述第四 掺杂区115。若所述第一掺杂区111、所述第二掺杂区114、所述第三掺杂区112和所述第四掺 杂区115的顶表面与所述外延层101的顶表面之间存在间距，则多个所述第一金属接触孔T1 延伸至所述外延层101中，以暴露出所述第一掺杂区111、所述第二掺杂区114、所述第三掺 杂区112和所述第四掺杂区115。 [0086] 形成多个所述第一金属接触孔T1后，请参阅图13，在所述第一金属接触孔T1中形 成粘附层(未图示)，用于增强后续形成的金属线与各个掺杂区直接的连接稳定性。可选的 所述粘附层的材质包括钛或氮化钛。进一步的，形成金属材料层(未图示)，所述金属材料层 填充所有所述第一金属接触孔T1。可选的，采用化学气相沉积或溅射等工艺形成所述金属 材料层，且所述金属材料层的材质优选为钨。因而，填充有金属材料层的所述第一金属接触 孔T1构成所述金属线] 在本申请的一个实施例中，为降低导电互连结构的电阻，提升金属互联结构的过 电流能力，以及增强与其他半导体器件的工艺兼容性，在形成相邻的另一层所述介质层之 前，可以在相邻两个所述介质层交界处形成多个金属互连层119，且各个所述金属互连层 119相互间隔。如图13所示，先在所述第一介质层117的表面形成金属互连材料层(未图示)， 然后采用干法刻蚀或湿法刻蚀工艺去除部分所述金属互连材料层，保留的部分所述金属互 11 11 CN 116264224 A 说明书 9/10页 连材料层即构成所述金属互连层119。亦可以，在所述第一介质层117的表面形成一掩模层， 并在所述掩模层中形成多个开口，在所述开口中填充金属互连材料层，以构成所述金属互 连层119。多个所述金属互连层119与所述第一介质层117中的金属线分别与2个所述金属线相连，以将所述第一掺杂区111和所述第 二掺杂区114一起引出，以及将所述第三掺杂区112和所述第四掺杂区115一起引出。 [0088] 在形成所述金属互连层119之后，如图14‑15所示，形成于所述第一介质层117相邻 的第二介质层120。所述第二介质层120覆盖所述第一介质层117暴露出的部分，以及覆盖所 述金属互连层119。并在所述第二介质层120中形成多个第二金属接触孔T2。多个所述第二 金属接触孔T2贯穿所述第二介质层120，且分别与多个所述金属互连层119相连通。继而，采 用金属材料层填充多个所述第二金属接触孔T2，以形成多个所述金属线所示， 每一所述金属互连层119分别与相邻的所述介质层(117、120)中的所述金属线相连。若 还需设置更多的介质层，可以参照上述步骤五的工艺方法，以及附图11‑15，继续制备所述 介质层(117、120)、所述金属线] 在形成所述隔离结构和若干个所述导电互连结构之后，所述可控硅整流器的制备 方法还包括：如图15所示，在所述隔离结构表面形成相间隔的第一导电层121和第二导电层 122，且所述第一导电层121经所述导电互连结构与所述第一掺杂区111和所述第二掺杂区 114电连接；所述第二导电层122经所述导电互连结构与所述第三掺杂区112和所述第四掺 杂区115电连接。 [0090] 在本申请的一个实施例中，采用化学气相沉积工艺或者溅射等工艺，形成所述第 一导电层121和第二导电层122。其中，所述第一导电层121为器件的阳极端，所述第二导电 层122为器件的阴极端。所述阳极端与所述第一掺杂区111和第二掺杂区114通过导电互连 结构相连，所述阴极端与所述第三掺杂区112和所述第四掺杂区115通过导电互连结构相 连。 [0091] 在本申请的一个实施例中，在所述可控硅整流器工作时，阴极端接地，当阳极端出 现ESD正脉冲时，所述第一阱区107与所述第二阱区109间的结、所述第一阱区107与所述外 延层101间的结均反偏。因所述第二阱区109的离子掺杂浓度高于所述外延层101，故所述第 一阱区107和所述第二阱区109的临界电场较低，ESD脉冲能量先使该PN结发生雪崩击穿，则 雪崩电流通过所述第一掺杂区111、所述第一阱区107、所述第二阱区109和所述第四掺杂区 115，经导电互连结构到达阴极端。随之，所述第一阱区107和所述第二阱区109上产生压降， 且当所述压降到达一设定值时，例如为0.7伏，所述第二掺杂区114、所述第一阱区107和所 述第二阱区109形成的PNP晶体管导通，或者所述第一阱区107、所述第二阱区109和所述第 三掺杂区112形成的NPN晶体管导通。当其中一个晶体管导通后，通过的ESD脉冲增加，更容 易使另一个导通，则使得PNP晶体管和NPN晶体管均导通，形成正反馈，使得整个可控硅整流 器导通。其中，所述第一低阻区103和所述第二低阻区105降低了可控硅整流器的导通电阻， 从而减低了导通电压，实现低阻通路泄放ESD电流。 [0092] 综上所述，本实施例提供一种可控硅整流器及其制备方法。其中，在所述可控硅整 流器中加设所述第一低阻区103和第二低阻区105，且所述第一低阻区103和第二低阻区105 分别设置于所述第一阱区107和所述第二阱区109中，则对于第一阱区107和第二阱区109的 结电容没有影响。并且，在导通所述可控硅整流器时，所述第一低阻区103和所述第二低阻 12 12 CN 116264224 A 说明书 10/10页 区105因其阻值较低，故降低了所述第一阱区107和所述第二阱区109的整体电阻，进而降低 了器件的导通电压，提高可控硅整流器的泄放电流的能力。并且，所述第一低阻区103设置 于所述第一掺杂区111的下方，并远离所述第二掺杂区114的下方；所述第二低阻区105设置 于所述第四掺杂区115的下方，并远离所述第三掺杂区112的下方。所以，所述第一低阻区 103不影响由所述第二掺杂区114、所述第一阱区107和所述第二阱区109所形成的晶体管的 导通，所述第二低阻区105不影响由所述第一阱区107、所述第二阱区109和所述第三掺杂区 112所形成的晶体管的导通。因而，本申请提供的所述可控硅整流器及其制备方法可以在一定程度上完成 在降低可控硅整流器的导通电压的同时不影响可控硅整流器的响应速度。 [0093] 此外还应该认识到，虽然本发明已以较佳实施例披露如上，然而上述实施例并非 用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情 况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修 改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术 实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护 的范围。 13 13 CN 116264224 A 说明书附图 1/7页 图1 图2 图3 14 14 CN 116264224 A 说明书附图 2/7页 图4 图5 15 15 CN 116264224 A 说明书附图 3/7页 图6 图7 16 16 CN 116264224 A 说明书附图 4/7页 图8 图9 17 17 CN 116264224 A 说明书附图 5/7页 图10 图11 18 18 CN 116264224 A 说明书附图 6/7页 图12 图13 19 19 CN 116264224 A 说明书附图 7/7页 图14 图15 20 20

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